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针对大规模SoC芯片中嵌入式存储体所占比重越来越大带来的电路测试功耗问题,分析了测试功耗产生的原因和带来的不良后果,提出了从存储体分组测试和时钟配置优化两方面来降低功耗的设计。通过某款SoC实际测试的功耗数据表明,提出的方法有效降低了MBIST的峰值功耗和平均功耗,实现了测试低功耗的要求。
一种大规模SoC的MBIST低功耗设计方法
【摘 要】
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针对大规模SoC芯片中嵌入式存储体所占比重越来越大带来的电路测试功耗问题,分析了测试功耗产生的原因和带来的不良后果,提出了从存储体分组测试和时钟配置优化两方面来降低
【机 构】
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国防科技大学计算机学院微电子所;
【发表日期】
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2004年期
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