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随着集成电路的发展,SoC (System-on-Chip)方法逐渐成为集成电路设计主流,使得大量IP核嵌入到集成系统中,并且IP核内嵌的深度仍在不断增加.在集成电路可测性设计中,提高内嵌IP核的可观察性和可控制性以提高IP核测试覆盖率并保证测试质量是IP核测试亟需解决的问题.通过改进wrapper单元,可以降低时序路径延迟开销,同时满足高速IP核的时序要求并提高测试覆盖率.实验结果表明,提出的改进方法可以将IP核测试覆盖率提高到90％以上,提高了6.58％～21.66％,而只在时序路径上增加了一个二选一选择器的时序延迟.