集成电路发展了大半个世纪,芯片集成度不断提高,进入21世纪之后集成电路从大规模走到了超大规模,人们在不断的追求更小的工艺线宽,单个芯片内的晶体管集成度持续提高,芯片的尺寸越小,性能越高,一片晶圆上的芯片也就越多。但是由于工厂的机器工艺制造能力的限制,在8英寸厂的制造机器的限制条件下,如何研发新的工艺平台,增加集成度,是晶圆厂需要面对的主要问题。更高集成度的工艺及更高性能的芯片是降低客户成本,提高晶圆厂在同行业内的竞争力的有效方法。本文基于华虹宏力半导体三厂已经成熟量产的0.13μm逻辑CMOS平台,进行90%缩微,对逻辑0.117μm CMOS工艺平台进行系统性的研究,验证了该微缩的具体实行的方法和其工艺的可行性,并且研究了微缩之后的后段铝线互联的电迁移可靠性问题,为其他微缩项目以及更小线宽的开发提供宝贵的经验。华虹宏力半导体三厂具有逻辑和闪存CMOS芯片的生产制造经验,其工艺线宽覆盖了0.25μm~0.13μm,其中逻辑0.13μm CMOS芯片是该晶圆厂最小尺寸的量产工艺平台。微缩成功后的预期理想情况,可以使单个芯片面积减小为原来的0.8倍,这样就使得单片晶圆的芯片数量为原来的1.23倍,客户端的单片晶圆的成本降低为原来的0.8倍。本文对单个器件的90%微缩方式进行了论述,以及在微缩后的版图生成和光刻工艺裕度验证方面进行了全面的研究。由于华虹宏力半导体三厂暂时还没有比0.13μm更小的成熟量产平台,0.117μm工艺开发过程没有其他小尺寸工艺平台借鉴经验,关键层次的工艺裕度验证就显得尤为重要。根据制定的微缩规则,通过对客户设计的0.13μm版图进行一系列的处理,然后搭载在多客户晶圆片上,对微缩后0.117μm平台进行流片验证实验,对于关键层次的光刻裕度进行一系列的工程验证。从光刻的验证实验可以看到,在有源区层、栅极层、第一金属互联层等关键的小尺寸层次均有一定的光刻工艺裕度。为了使得微缩后的平台器件特性与微缩前保持在同一水平,需要调整离子注入程序来弥补器件尺寸缩小而导致的电性参数变化。在论文的最后,针对微缩后的0.117μm平台的电迁移失效问题,进行了系统的研究,当铝互联线的尺寸缩小的情况下,电迁移失效现象在微缩后的平台上就变的尤为突出。针对既有现象,进行了相关工艺更改之后,通过了客户端产品可靠性测试的验证。