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SerDes (Serializer and Deserializer, SerDes)串行通信技术可以大幅度提高互连I/O间的数据传输速率,但极高的串行传输速率使系统设计面临着诸多挑战。为此,本文以优化设计空间并提高链路性能为主要目标,对高速串行通信系统的信号和均衡技术进行了深入的研究。目前在背板信道工作于25Gb/s及以上速率的最优信号技术是一个相当大的挑战。为了解决这个迫切的问题,我们分析了多幅度信号技术,如四电平脉冲幅度调制技术(FourPulse Amplitude Modulation, PAM4)和双二进制编码技术(Duo-binary),和多相位信号技术,如四相位正交相移键控技术(Quadrature Phase Shift Keying, QPSK)。通过理论分析,我们表明了PAM4、Duo-binary、QPSK相比传统的两电平不归零码技术(Not Return to Zero,NRZ)能够更好地适应传统优化信道,但在信噪比上分别有9.5dB,6dB,3dB的损失。我们在行为级模拟比较了25Gb/s和56Gb/s高速串行数据传输速率下上述信号技术的系统性能。实验结果表明,PAM4和QPSK调制技术在噪声环境下强烈依赖于信道特性。均衡作为高速串行通信系统的核心部件,目前均衡设计中面临的主要问题是均衡系数的确定和联合均衡策略的制定。针对这两个技术难点,本文对高速串行链路的主要均衡技术前向反馈均衡器(Feed Forward Equalizer, FFE)、连续时间线性均衡器(Continuous Time Linear Equalizer, CTLE)、判决反馈均衡器(Decision Feedback Equalizer, DFE)的均衡算法进行了深入研究,提出了一种新的以最大化信噪比裕量和最小化功耗为目标的联合均衡策略。为了对上述的信号和均衡技术进行更为有效的仿真验证和性能评估,我们设计了一个以信噪比裕量和建模的澡盆曲线为性能评估指标的高速串行链路仿真平台,并基于此仿真平台探索了网格编码调制技术应用于高速串行链路系统,以研究纠错编码技术在高速串行链路的系统性能。