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PLL系统被广泛的应用于各种高速数字系统中,来产生低抖动片上时钟信号。目前,随着集成电路速度的提高,对PLL产生时钟信号的抖动性能提出更高的要求。而传统降低时钟抖动的方法集中在减小各个部件固有的相位噪声,于是就出现了如低噪声压控振荡器,零鉴相死区的鉴频鉴相器,零电流误差的电荷泵和低噪声分频器等部件。实际上整个PLL输出时钟的相位噪声性能不仅同各个部件的设计有关,而且严重依赖PLL环路带宽的选择。因此,本文在考虑最优带宽选择的情况下,对PLL输出时钟抖动特性进行了更深入的研究。根据锁相环各部件固有相位噪声特征,利用环路对不同噪声的低通或者高通传输特性,本文提出一种基于优化环路带宽的低噪声锁相环设计方法,来改善输出时钟的抖动性能。这种方法首先根据实测的各部件噪声功率密度谱来指出锁相环最优的环路带宽,然后通过改变滤波器电阻或者电荷泵电流获得优化的带宽。文中最后根据该方法设计实现了一款400MHz低噪声锁相环。主要研究内容包括以下几个方面:1.研究了高性能电荷泵型锁相环的传统设计方法和建模理论。总结了传统的基于简化二阶模型的锁相环设计方法,并在ADS中建立更接近于实际电路的锁相环模型来指导设计;2.研究了锁相环各部件的固有噪声的产生机制和功率密度谱特性,并通过HSPICERF对实际电路相位噪声的测量结果来验证理论分析;3.研究了锁相环环路对各部件固有相位噪声的低通或者高通传输特性,指出输出时钟信号的相位噪声大小同各部件相位噪声到输出的传输函数的带宽紧密相关,然后通过对ADS中包含噪声的锁相环模型的模拟,验证前面分析;4.提出了一种基于优化环路带宽的低噪声锁相环设计方法,其中并引入了一种利用三阶开环系统特性的新的电路参数计算方法;5.基于优化环路带宽的低噪声锁相环设计方法,在0.18μm CMOS工艺下,设计实现了一款高性能低噪声可编程锁相环。版图模拟验证表明,锁相环输出时钟的抖动性能很好,其RMS和峰峰值抖动分别是9.634ps和50.289ps。