【摘 要】
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随着现代电子信息技术与无线通讯的发展,对时钟信号的需求增加,锁相环频率合成器具有稳定性好,集成度高,频率范围广的特点,被广泛使用于产生信号源。当输入参考频率较低时,低环路带宽限制了锁相环系统的集成,因为传统锁相环的环路滤波电路需要较大的电阻电容。减小片内滤波电容,从而减小芯片面积,使低输入参考频率的锁相环能够低成本片上集成,是本文的研究目标。本文提出了创新的锁相环环路补偿技术,提出了基于压控延迟线
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随着现代电子信息技术与无线通讯的发展,对时钟信号的需求增加,锁相环频率合成器具有稳定性好,集成度高,频率范围广的特点,被广泛使用于产生信号源。当输入参考频率较低时,低环路带宽限制了锁相环系统的集成,因为传统锁相环的环路滤波电路需要较大的电阻电容。减小片内滤波电容,从而减小芯片面积,使低输入参考频率的锁相环能够低成本片上集成,是本文的研究目标。本文提出了创新的锁相环环路补偿技术,提出了基于压控延迟线的环路补偿结构,以较小的芯片面积和很低的功耗为代价,产生一个零点做环路稳定性补偿,该零点代替了传统结构中由二阶滤波器产生的零点1/R0C0的作用,从而可以显著减小二阶波器中电阻R0和电容C0,同时依然能够实现环路稳定,且带宽保持不变。基于小信号线性化分析方法分析了提出的结构的补偿原理,搭建了MATLAB仿真验证电路,验证了理论分析的正确性。论文还对延迟线模块带入的噪声对输出相位噪声的影响进行了理论分析,分析表明,压控延迟线模块带入的噪声由于环路的低通特性而得到抑制,因而对输出相位噪声的影响很小。最后本文设计了一款原型芯片验证了提出的结构的有效性。原型芯片的输入参考时钟的频率为32768Hz,输出频率可调范围为64MHz～128MHz。论文详细阐述了系统参数的设计过程,给出了各模块电路的具体设计,基于0.18μm CMOS工艺,用MATLAB与cadence spectre对锁相环进行全局仿真,仿真结果表明,参考频率32k Hz,输出频率可调范围为64MHz～128MHz,相位噪声在500k Hz频率下为-103d Bc/Hz,稳定锁定时间在1.3ms内,功耗小于300μ
[email protected],芯片面积小于0.1mm2。
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