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随着通信技术的不断发展,计算机处理速度不断提高,信号处理的速度也越来越快。时钟产生电路作为数字集成电路的核心模块,会在很大程度上影响整体电路芯片的性能,这对集成于芯片内部时钟产生电路的性能提出了越来越高要求。根据时间数字转换器的应用需求,本文设计了一种倍频延迟锁相环电路,可实现输入到输出时钟的2~8倍频整数倍转换。在经典倍频延迟锁相环结构基础上,本文增加启动控制模块,防止系统错锁或者失锁;同时为了减小在逻辑选择过程中由于输入不同时钟信号而产生的周期性误差,本文对压控延时线和逻辑选择电路进行优化,通过改进分频器结构,实现鉴相时钟的频率和相位匹配要求。此外,在设计模拟倍频延迟锁相环系统时,基于鉴相时刻的方法,对压控延时线的调谐增益进行理论分析,并在此基础上对比分析锁相环、延迟锁相环以及倍频延迟锁相环的区别;同时为加快锁定速度,对环路带宽进行定性分析。此外为降低输出噪声,首先确定系统输出时钟的噪声来源,及其对输出噪声的影响;其次,根据倍频延迟锁相环小信号传输模型,推导出系统噪声的线性传递模型;最后,对各模块噪声系数进行归纳分析,从而给出降低输出噪声的设计方法和策略。本文基于TSMC 0.35μm CMOS工艺,基于Cadence EDA工具完成电路搭建和版图设计,并充分考虑衬底噪声、天线效应、电源线和地线以及子模块之间的相互干扰,完成寄生参数提取、系统后仿真和流片验证。芯片测试结果表明,在输入时钟频率为18MHz-38MHz的条件下,输出时钟可实现2倍频锁定,对应的输出时钟信号频率范围是36MHz-76MHz,静态相差是124ps,RMS抖动是24ps@18MHz,26ps@38MHz。