为了形成在802.11n系统编解码领域的自主知识产权IP核，本文重点研究了如何设计一个低功耗、小面积、高吞吐量、低延迟的LDPC编解码硬核IP。　　 本文在介绍802.11n物理层规范的基础上，对基带芯片的系统架构进行了简要介绍。随后，本文对LDPC编解码进行了算法仿真、硬件设计、硬核实现，最终形成了自主开发的编解码IP硬核。根据低功耗、小面积、高吞吐量、低延迟的目标，完成的主要工作如下：⑴对802.11n系统的物理层进行简要分析，把握物理层过程及物理层需求。⑵对芯片架构进行了简要分析，给出一种可用于实现的基带芯片架构。⑶对LDPC编解码进行算法仿真。编码利用Richardson的LDPC编码方法结合802.11n系统的特定结构进行了仿真，解码使用归一化最小和与行层间迭代相结合的方法进行解码仿真。同时还对编解码硬件实现的复杂度进行了进一步分析。⑷选择合理的硬件设计架构，用verilog HDL对LDPC编解码进行了硬件设计。本文中的硬件设计具有以下特点：1)、小面积，编解码均采用部分并行结构，分时复用硬件单元；2)、低功耗，采用当前流行的低功耗技术，有效遏制功耗；3)、高吞吐、低延迟，采用较高的工作时钟，选择恰当的并行度，实现高吞吐量和低延迟。随后，使用VCS工具进行了硬件仿真，并进行了代码覆盖率的检查。⑸按照IP硬核的实现流程，对本文的硬件设计进行了硬核实现。首先，进行代码规则的检查，采用当前成熟的TSMC40 LP工艺进行逻辑综合、插入扫描链、布局布线、时钟树综合等流程。同时，利用形式验证工具对流程中每一步进行功能验证，利用静态时序分析工具进行时序分析；随后，进行了可制造性规则等检查。本文最终得到了一个面积为0.56107 mm2，功耗为101.3mW左右，编码延迟在0.41～2.23us之间，解码延迟在2.03～5.36us之间，编码的吞吐量最大可达1Gbps，解码在20次迭代下的吞吐量最大可达789Mbps的硬核IP。本文为实现具有自主知识产权的IP核以及今后研究更加复杂的系统奠定了基础。