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在集成电路的制造和应用的过程中,由于静电放电(ESD)会造成芯片失效,从而对集成电路的可靠性产生影响,同时也提高了集成电路的生产成本,因此要求芯片具有一定的抗静电能力。本论文主要研究了CMOS工艺中,集成电路片内ESD保护电路的设计。本论文首先分析了三种不同的ESD放电模型,并提出了ESD保护电路的工作原理和ESD保护电路的设计要求,简单分析和对比了电阻、二极管、MOS晶体管、SCR和双极型晶体管等几种常用的ESD保护结构。接下来,本文通过使用MEDICI仿真工具,对GGNMOS结构和SCR结构的回扫特性进行了分析,对于GGNMOS结构,分别考察了栅长、漏极接触孔到栅的距离、源极接触孔到栅的距离、栅压、衬底电压、衬底掺杂浓度和结深等因素对其抗静电性能的影响;对于SCR结构,在具体工艺下,分别考察了N外延层浓度和阴极与阳极间距离对其抗静电性能的影响。在此基础上,本文研究了全芯片抗静电结构,分析了VDD和VSS/地之间的箝位结构对整个芯片抗静电能力的影响。针对一款专用集成电路,独立完成前后端的所有步骤,通过先后两次流片和最终测试的对比,表明了VDD和VSS/地之间的箝位结构对于整个芯片抗静电性能提高的重要性。另一方面,随着LDD和Silicided Diffusion等先进工艺的采用,给集成电路的ESD保护提出了新的挑战,针对这一情况,本文介绍了深亚微米工艺中,解决ESD问题的新工艺。进而,本文介绍了版图设计的基本规则,特别是针对提高芯片抗静电性能这一目的,强调了版图设计中要注意的问题。最后,作为对前面理论分析的进一步验证,本文针对数模混合集成电路设计出了十种不同的抗静电结构进行对比,采用的是2P4M的CMOS工艺,目前已经完成了流片、封装和测试,测试结果和第三章的分析基本一致,而且进一步说明了全芯片保护结构的重要性。综上,本文从ESD的放电模型入手,通过使用MEDICI仿真工具,对影响器件抗静电性能的因素进行了初步的分析和模拟,并通过实际的流片和测试,来进一步验证理论分析的结果,从而提高数模混合集成电路的抗静电性能。