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本项目完成的是全数字DVB-C接收机中QAM解调器的定时同步的算法设计以及Verilog实现。整个解调器系统由频率同步，定时同步以及均衡器组成。而定时同步子系统由内插器，滤波器，时钟误差提取，环路滤波以及NCO等模块构成。本文首先介绍了DVB-C系统的相关理论，然后简要阐述了设计中使用的开发工具。在第四章，详细描述了定时同步的原理；第五章，介绍了在Matlab下进行算法设计及软件仿真的结果，并进行分析；在第六章，描述了定时同步模块在Quartus下的Verilog实现。笔者在项目中完成的主要工作有：阅读相关文献资料，了解系统整体原理。与项目组成员合作制定系统框架，制定接口规范。对定时同步模块进行算法设计，软件仿真，结果分析。编写verilog程序实现定时同步模块。