在宽禁带半导体中,碳化硅（Si C）由于其优异的物理特性（例如高临界电场,高热导率和高饱和电子漂移速度）而在高功率电子领域被广泛应用。由于其材料特性,在设计中,Si C MOSFET的栅极氧化层厚度较小,因此具有比Si MOSFET更高的电场。这也使得Si C MOSFET比Si MOSFET具有更低的功耗和更快的开关速度。Si C MOSFET的商业化可以使Si C MOSFET技术迅速渗透到目前以IGBT为主导的应用中。现如今Si C功率MOSFET逐渐在多种功率场景中均有应用,例如用于光伏板,电网的逆变器,UPS和铁路牵引驱动器,各个Si C MOSFET器件设计制造厂商都针对不同的使用场景进行特定的优化设计,比如集成JBS的Si C MOSFET（JMOS）新型器件可以大大降低MOSFET中寄生体二极管在高频开关中产生的损耗,并且能够省去外接的续流二极管,从而进一步节约成本。尽管JMOS在实现高功率密度的同时具有出色的性能,但是确保其可靠性和安全性变得至关重要。目前,短路（SC）耐受能力测试和单脉冲雪崩耐用性测试是评估Si C MOS器件耐用性的最常用方法。为了在与Si IGBT相同的电压和电流条件下运用Si C MOSFET,Si C MOSFET需要相同或更高水平的雪崩耐量和短路耐受能力。因此,我们需要了解雪崩模式,高功率密度操作或高电压下的器件故障机理,以修改或优化器件结构。在本文中,为了确定导致1.2k V Si C JMOS的短路失效和非钳位感性负载开关（UIS）失效的关键因素,我们设计并搭建了短路及UIS测试平台,并选用Silvaco TCAD仿真软件进行建模和研究,论证其失效机理。我们首先对JMOS和传统VDMOS在短路耐受能力做对比实验,JMOS的泄漏电流远高于普通VDMOS的泄漏电流。在SC测试期间,在栅极关闭后JMOS的漏极电流无法成功被抑制,并且肖特基势垒二极管（JBS）区域中的热量会产生热电子发射电流继续流入n漂移区。随着晶格温度的升高,JBS热电子发射电流迅速增加,并达到1600 K以上。最终,形成正电热反馈,导致JMOS发生热失控。因此,改善JMOS短路特性的关键因素是降低JBS区域的泄漏电流。最后,我们对JMOS和VDMOS进行单次UIS实验,结果发现在相同的电流电压水平下,JMOS的雪崩能量要低于VDMOS。我们进行进行了聚焦离子束（FIB）切片,以观察热点附近不同失效的位置。通过相同UIS测试条件下的TCAD Mixed Mode仿真研究了失效机理。测试和仿真结果表明,JMOS器件的失效区域与VDMOS不同。JMOS器件为肖特基接触区域失效,而VDMOS器件为欧姆接触区域失效。