视频图像缩放的目的是将输入的视频图像信号转换成与所需分辨率一致的视频图像信号。本文在研究了各种图像缩放算法，分析它们的优缺点的基础上，采用自顶向下的设计方法，实现了视频图像缩放的FPGA设计，并验证了结果的正确性。视频图像缩放的核心是图像缩放算法。本文介绍了几种传统的图像插值算法，在比较了经各算法缩放后图像主、客观质量的基础上，采用双三次插值算法实现了视频图像的缩放。在FPGA设计中，将水平缩放和垂直缩放分开处理，降低了图像缩放时的计算复杂度，便于逻辑控制和硬件实现。在水平缩放和垂直缩放之间，使用了四个双口RAM作为行缓冲区。此外，本文还分析了设计中的时序约束条件，介绍了缩放比例计算模块等模块的设计。本文设计的所有模块均使用Verilog HDL对其进行RTL级描述，使用Modelsim SE6.5e对各模块进行逻辑仿真。仿真结果表明，本文设计的图像缩放模块功能正确，能够对输入图像进行正确缩放。最后在Xilinx公司Virtex-6系列的XC6VLX240TFPGA上对图像缩放模块进行了综合，综合共占用了544个寄存器、1742个LUTs、6个Block RAM和10个乘法器。本文设计的图像缩放模块所能达到的最高工作频率为151.446MHz，能够实时处理1080p，25fps的全高清视频信号。