伴随着VLSI技术的不断发展,芯片设计的日益复杂化和高速化也推动着设计自动化理论和算法的演变和改进。硬件描述语言作为一种用形式化的方法来描述数字电路和设计数字逻辑系统的语言,其语法和语义在不断丰富和优化。而近年来提出的布尔过程理论,更为我们对旧有算法和模型的完善和改进提供了新的理论依据。布尔过程论把电路的逻辑属性和延迟属性有机地结合起来,并以波形形式表示连续时间上的电路状态,能更加准确的进行定时分析,是一种用数学公式表示电路的解析方法。本论文在布尔过程理论基础上,讨论延迟分析和波形模拟方面的新方法。首先,对模拟过程中的一些关键问题和预处理算法进行了处理,包括布尔过程中使用的各种门级延迟模型、组合逻辑层次关系的编排级数法、最小时钟周期的确定算法、基于周期的同步时序电路模拟算法以及竞争冒险的检测处理方法等。在波形模拟方面,本文用硬件描述语言Verilog HDL和VHDL描述布尔过程论的波形表示方法。在进行延迟分析时,本文改进了一种基于延迟矩阵的层次化延迟分析方法。首先在布尔过程解析延迟模型的基础上定义了基于敏化的延迟矩阵,用以描述电路模块的延迟;接着对电路进行层次划分,通过对各层模块延迟矩阵的扩展迭加运算,可以方便地计算出整个复杂电路的延迟。为了验证本文方法的正确性和有效性,文中对组合电路和时序电路两个实例进行了波形模拟,并对实验结果进行分析。实验表明这种方法既能维持电路计算的正确性、提高模拟精度,又能大大降低计算复杂度。