近年来,USB(通用串行总线)作为一种标准的传输接口,应用十分广泛。自从2008年11月首次发布USB3.0规范以来,国外诸多厂商迅速推出解决方案。厂商的大力支持使其在便携式快速存储、大数据高速传输等领域占据非常重要的地位,展现出强大的竞争力；而纵观国内,却鲜有自主知识产权的USB3.0解决方案。因此,设计并实现自主的USB3.0芯片具有十分重要的意义。与前几个版本的USB规范相比,USB3.0的性能得到显著提升：高达5Gbps的传输速率相对于前一代整整提升了10倍。高性能、低功耗是当前的芯片设计的主流思想,如何在USB3.0电路设计中实现性能与功耗的平衡,是设计者需面对的重点和难点。物理层位于USB3.0硬件架构的最底层。发送电路可对并行数据进行加扰、编码以及串行化处理,输出串行信号；接收电路可从串行信号中提取时钟,经过去串行化、符号同步与弹性缓冲电路,得到稳定的数据流,然后采取解码、解扰处理,恢复为并行数据送至链路层。本文针对USB3.0规范的要求,通过对物理层特点进行研究与分析,对其中的数字部分进行了设计；除收发通道外,还对链路训练、环回控制以及误码率测试(BERT)等电路进行了设计和验证。文中使用SMIC40nm工艺的标准逻辑单元库,经过Design Complier (DC)逻辑综合,结果表明物理层的数字部分电路能够稳定工作在500MHz的频率,满足设计要求。本文涉及的工作内容主要包含以下三大部分：(1)在研究USB3.0规范的基础上,认真分析物理层的结构与设计指标,实现物理层整体架构的规划：根据电路实现的功能,将数字部分划分为发送通道、接收通道、通道管理以及链路训练四个部分；(2)使用Verilog语言对各部分电路进行RTL (Register Transfer Level)级功能描述,采用模块化的思想进行电路设计;详细介绍关键电路的工作原理与设计方案,并对设计中需注意的难点问题提出有效的解决方案；(3)采用ModelSim对各部分电路进行详尽的功能仿真：选用VC709Connectivity Kit (VC709连接功能套件)搭建硬件测试平台并进行板级验证。为提升测试数据的灵活性,使用上下位机联合的结构进行测试：上位机通过串口连接内置微控制器,从而实现电脑与FPGA的数据交互,验证数字部分电路的无差错传输测试。