随着数字系统工作频率的提高,我们需要更加快速和准确的观测。为了更好的对数字电路进行测试分析,作为数据域测试仪器,逻辑分析仪的定时分析速率迫切需要大幅提升。分析速率变得更加精细的同时,逻辑分析仪多通道间的同步问题显得尤为突出,尤其是在对高速数字电路进行数据分析时,逻辑分析仪通道间同步性能的高低将直接影响到测试和分析结果。从高性能逻辑分析仪定时分析模块的研制出发,本文将研究重点分为逻辑分析仪20GS/s定时分析和多通道间的同步。研究和讨论了16通道20GS/s定时分析模块的硬件总体方案,并根据方案完成20GS/s定时分析电路的设计,16通道同步设计。本文主要内容如下:(1)分析移位采样、树形采样、多相采样三种高速数字信号采样技术,确定基于FPGA高速接收机端口的数字信号20GS/s定时采样方案,进而实现20GS/s定时采样电路设计。(2)运用采样时钟产生技术、高精度时钟延时技术、数字逻辑电平匹配技术等关键技术,实现了20GS/s定时分析时钟电路、通道数字信号电平匹配及扇出电路的设计。采用FPGA时序逻辑电路为主+组合逻辑电路为辅的方式,完成高速信号触发识别、触发位置判断电路的设计。同时结合基于触发信号的采集主控状态跳转,完成数据存储控制电路的设计,实现采样后高位宽并行数据的存储。(3)从影响多通道同步的通道电路、时钟电路、采样电路、触发和存储电路等因素出发,研究分析了通道电路一致方案、时钟同步方案、采样同步方案、触发同步方案,并展开多通道同步设计。(4)引入同步信号校准电路,完成通道同步设计。基于校准数据,进行触发同步的设计,特别提高系统码型触发识别效率;根据高速数字系统时钟低抖动和低偏斜的原则,完成时钟同步的设计;同时改进硬件采集流程控制,实现了两片FPGA之间通道的采集同步。