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随着消费类移动电子产品的普及,市场对高性能低功耗的片上系统(System on a Chip,SoC)芯片有着迫切的需求。低至近阈值的宽电压电路设计能够满足低功耗和高性能这两大需求。作为SoC的重要组成部分,宽电压静态随机存取存储器(Static Random Access Memory,SRAM)成为了研究热点。SRAM电路中,时序跟踪模块决定了灵敏放大器(Sense Amplifier,SA)使能的时间,对SRAM整体的性能和稳定性有着重要的影响。宽电压SRAM时序跟踪电路存在两大问题:一是随着电源电压的降低,局部工艺偏差造成灵敏放大器使能(Sense Amplifier Enable,SAE)延时变化急剧增加,恶化了SRAM的读性能。二是不同电压下的时序设计裕度不同,传统时序跟踪电路的电压跟踪能力较差。为解决这两个问题,本文首先详细调研了现有的SRAM时序跟踪方案,分析了各自的工作原理和存在的问题。随后提出了一种适用于宽电压SRAM的放电切换型时序跟踪技术。该技术主要从两个方面进行设计:一是抗工艺变化设计,本方案通过增加复制放电单元的数目,有效地降低了SAE的延时变化。仿真结果表明,在0.6V下,本文方案相比于传统方案,SAE延时变化降低70%,SRAM读性能提高23%,读功耗降低25%。相比于其他抗工艺变化时序跟踪电路,本文方案的SAE延时变化至少降低32%。二是电压跟踪性设计,通过动态降低复制单元字线电压和恒定放电阈值电压的检测方法,本文方案提高了时序电路的电压跟踪能力。仿真结果表明,在以0.6V传统方案SAE延时为基准时,本文方案的电压跟踪能力在0.7V,0.8V和0.9V下至少为其他方案的1.54x,1.98x,2.29x。本文基于SMIC 28nm CMOS工艺实现了方案设计并完成了流片和测试。测试数据符合仿真预期,误差在合理的范围之内。测试结果表明,0.6V下本文方案的SAE延时变化相比于传统方案降低65%,SRAM读性能提升23.6%。