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随着工艺尺寸的不断缩减,工作时钟频率的不断提高,单粒子瞬态(Single Event Transient, SET)逐渐超过单粒子翻转(Single Event Upset,SEU)成为单粒子软错误率(Soft Error Rate, SER)的主要来源。本文针对180nm体硅CMOS工艺的抗辐照标准单元库,提出了抗SET的若干版图加固技术以及模拟验证方法,采用加固标准单元库设计的抗辐照高性能DSP获得了优异的辐照试验效果。主要研究内容和成果包括:一.利用TCAD三位器件模拟研究阱/衬底接触宽度和阱/衬底接触到相应MOS管漏极的距离以及MOS管栅极的不同版图结构对于SET的影响。结果显示:对于PMOS器件,增大阱接触宽度和减小阱接触到漏极的距离能够有效减小SET脉冲宽度, Body接触和使用P+深阱会导致PMOS管的双极效应变强;对于NMOS器件,增大衬底接触宽度和减小衬底接触到漏极的距离能够减小SET脉冲宽度,但效果不明显,使用折叠栅版图画法能有效抑制NMOS器件SET产生,而使用N+深阱会导致NMOS器件中产生的SET脉冲变宽。二.研究了NMOS环形栅器件对于SET效应的加固效果。本文设计了尺寸相同的NMOS环栅、环源和环漏器件模型以及用于对比的条形栅器件模型。TCAD模拟结果表明:相同条件下,环栅器件中产生的SET脉冲宽度比条形栅器件小23%,环源/漏器件中产生的SET脉冲宽度与条形栅器件差别不;NMOS器件源极与P阱之间的PN结始终处于反偏状态,源极吸收电子,减少漏极吸收电子的数目,抑制漏极SET的产生。版图面积比较表明NMOS环栅结构的SET敏感区面积比其他三种结构都小很多。三.分别指出了组合单元和时序单元抗SET能力的评估标准,并设计了相应的定量模拟验证方法。针对时序单元输入端口的定量模拟验证方法应用于整个抗辐照标准单元库,大大提高了模拟验证效率。四.针对DICE加固D触发器,指出了单粒子在触发器正读入数据时轰击其内部存储节点可能会导致触发器的性能下降,甚至产生错误。文中分析基本DICE结构触发器的内部存储节点对于这一现象的敏感性,并定量研究了触发器读入“0”信号时,各敏感节点产生SET脉冲的起始位置和宽度对于触发器性能的影响。