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可重构计算技术结合了通用处理器(General-Purpose Processor,GPP)和专用集成电路(Application Specific Integrated Circuits,ASIC)两者的优点,能够提供硬件的高效性和软件的可编程性,是当前热门的研究课题之一。动态部分可重构技术是可重构计算技术的最新进展之一。该技术能够在可重构系统正常工作的情况下,配置其中部分可重构资源,使得一部分任务的执行能够与另一部分任务的配置同时进行,具有节约硬件资源和增强系统灵活性的优点。支持部分可重构的可编程逻辑器件是实现动态部分可重构技术的保证。目前采用最广泛的是基于SRAM实现的FPGA(Field Programmable Gate Array),具有反复多次编程的优点。通过给FPGA加载不同的配置数据,就可以执行不同的硬件功能。其代表作是Xilinx公司Virtex-II Pro系列FPGA。虽然Xilinx公司对于Virtex-II Pro系列FPGA的动态部分重构技术提供了相当丰富的文档,但是动态部分重构技术比较新,还缺乏公认成熟可靠的设计流程,在一定程度上制约了动态部分可重构系统的开发。本文选择在Xilinx Virtex-II Pro XC2VP30平台上利用动态部分重构技术实现一个过程级动态部分可重构系统,对如何利用内部配置访问通道(Internal Configuration Access Port , ICAP)对OPB(On-Chip Peripheral Bus)总线上的加密IP(Intellectual Property)模块进行动态重构作了详细的介绍,主要完成的研究工作包括:(1)建立了一个可靠的,模块化的动态部分重构设计流程,包括建立初始硬件平台、静态与重构模块的划分与设计、模块生成与系统组装等步骤。(2)利用基于Slice的总线宏解决了静态模块与重构模块通信的关键问题。针对传统的基于TBUF的总线宏在通信效率和信号控制方面存在的缺陷,本文根据系统重构的需要实现了基于Slice的总线宏,实验表明,基于Slice的总线宏能更加有效的控制重构操作的执行。(3)按照本文提出的模块化设计思路完成了一个动态部分可重构系统的设计与实现,利用XC2VP30 FPGA的动态部分重构特性实现系统的运行时重构。实验表明系统实现了硬件资源的分时复用,提高了系统资源利用率。