自人类步入信息时代,电子信息技术发展迅速,现在电子系统中的电信号愈发高频和复杂,这对示波器等采集系统的采样率、分辨率等指标提出了更高的要求。但是,作为采集系统的核心器件,我国的高速模数转换器（Analog to Digital Converter,ADC）主要依赖国外进口,能获得的ADC器件指标有限,这限制了采集系统指标的继续提升。为了打破单片ADC指标的限制,提升采样率,基于时间交替ADC（Time Interleaved ADCs,TIADC）结构搭建并行采集系统是一种可行的方案。TIADC结构要求多个ADC同步地对一个模拟信号进行采样,并且采样时刻彼此错开固定的时间,然后按采样先后顺序拼合获得高采样率数据。因此TIADC结构会对ADC间的同步精度提出较高要求,还会导致时钟产生电路设计困难,另外,由于采样时刻控制精度、ADC个体差异等问题,来自不同ADC的数据之间会存在增益、偏置、时间上的不一致即TIADC失配误差,从而降低采集系统性能。本文围绕上述问题开展研究,采取了以下解决方法:（1）选用了两片12 bit、10 GSPS的ADC搭建TIADC系统,通过2级时钟芯片级联的方法设计同步时钟产生电路,满足了ADC等器件对时钟和同步信号的需求。然后基于JESD204协议设计数据接收与拼合模块,在FPGA中实现两片ADC高速数据的接收。采集同步是实现TIADC的重要前提,因此通过实现JESD204接口确定性延迟的方法解决了ADC之间的同步问题。（2）为降低系统的TIADC失配误差,设计了一种误差粗校正方法:在单音信号输入下,使用正弦拟合算法估计失配误差值,然后通过模拟和数字补偿方法完成误差粗校正。然而,对于本文8 GHz的宽频带系统,失配误差会跟随输入频率而变化的现象不可忽略,因此,还依据频响失配理论设计了误差细校正方法。它将失配误差视为频率的变量,通过数字滤波完成校正,考虑到实时性,数字滤波在FPGA中完成,并利用快速傅里叶变换（Fast Fourier Transform,FFT）及逆变换实现频域处理,保证实时性的同时节省了FPGA资源。本文基于TIADC结构,成功实现了12位、20 GSPS、8 GHz的采集模块,配合本文设计的失配误差校正方法,0～8 GHz宽带范围内的无杂散动态范围（Spurious Free Dynamic Range,SFDR）达到40 d B以上,有效位数（Effective Number Of Bits,ENOB）达到6 bit以上。