随着半导体加工工艺的发展,晶体管的特征线宽越来越小,现已降到数十纳米数量级。这一变化趋势在提高芯片集成度的同时提高了晶体管的工作速度,但也加剧了晶体管阈值电压的波动,给SRAM的设计带来新的挑战。论文以提高速度、降低功耗、减小面积和抑制工艺波动为主要目标,通过研究65nm SRAM的结构,最终设计完成了一块1024x32的SRAM,其版图面积为0.0376 mm~2,带RC的后仿真的平均工作电流为4.3mA,CLK到Q的时间为0.548ns。论文的主要研究内容如下:一、分析研究了SRAM的多路选择架构。从理论上分析了SRAM多路选择架构中一级架构和二级架构及其相应单边结构和双边结构的性能,指出随着灵敏放大器特征数字的增加,二级架构的性能相对于一级架构的优势越来越明显;二级架构的最优结构出现在其两级译码的两个特征数字相近时。该最优两级架构最多可以使SRAM读取时间比传统一级架构减少33.6%。二、分析研究了SRAM的时钟电路。从概率学角度分析比较了两种主流的放电电路的性能,并通过100,000次蒙特卡罗的仿真证明了分析结果,最终选用较优的一种构建了时钟电路。这个时钟电路很好地实现了SRAM各部分的协同工作,并且具有在流片后再调节SRAM性能的功能。三、分析研究了SRAM的译码电路。指出了译码电路设计中要考虑的众多因素,说明了减少功耗、增加存取速度的译码电路的设计方法,分析介绍了logicaleffort理论在译码电路设计中的应用。并为非对称逻辑门建立了电路模型,分析了其优势,指出了其在译码电路中的作用。