近年来,作为人工智能研究最重要的方向之一,卷积神经网络模型发展迅速,但其体积和运算量同样随着性能的提高而迅速增大,对计算设备提出了很高的要求。针对这一问题提出的二值化方法对卷积神经网络具有较大的压缩加速潜力,但因其并未彻底移除浮点数乘法运算,仍难以在算力有限的边缘计算设备上运行。基于此,本文在原二值化方法的基础上作出改进,消除了二值卷积神经网络模型中剩余的乘法运算,使其更加适合在边缘硬件上部署,并基于改进的算法设计了硬件计算结构。首先,针对二值化方法,本文作出三点改进:对二值化方法中缩放因子的作用原理进行推导,证明缩放因子在二值模型中并不能增加层间信息传播,并基于该证明将缩放因子与批归一化层进行了融合;分析了批归一化层中存在的冗余,将批归一化根据理论证明简化为偏置加法;进一步将改进的批归一化层与二值化层融合为一次数值比较。经改进后的二值卷积神经网络模型无需乘法运算即可实现原有模型的功能,大大降低对硬件计算资源的要求。其次,针对二值模型的硬件设计:根据二值模型的特点将传统卷积神经网络加速器中按空间维度并行的设计改为按通道维度并行;经资源消耗分析,对于卷积中的求和部分采用8位查找表结构POPCOUNT配合加法器树实现,达到延迟与资源的均衡;在池化模块的设计中,使用循环比较结构配合卷积窗口的蛇形移动方式进行最大值比较;融合后的二值化模块使用比较器与偏置值比较得到输出结果。该硬件架构设计能灵活适应不同尺寸的卷积核,使硬件资源能得到充分复用。最后,基于Vivado平台对二值卷积神经网络的核心运算模块进行了FPGA设计代码编写以及仿真调试。结果表明,当并行度为64时,该设计方案实现了260 MHz下32 GOPS的平均性能,且仅占用极少的片上资源。基于本文改进二值化方法的卷积神经网络及其硬件设计对计算资源与模型结构具有双重适应性,可在资源极有限的边缘硬件上根据系统资源和性能需求实现灵活的部署,具有良好的扩展性,有一定的理论和应用价值。