随着数据转换器的分辨率和采样率不断提高,传统的CMOS单端并行接口、LVDS差分并行接口已经不能满足数据转换器和逻辑设备(FPGA、ASIC)之间高速互联的需求。CMOS并行接口和LVDS并行接口传输数据较慢,易受码间同步和串扰影响,而且引脚数目多,布线复杂,这些因素导致了数据转换器正从并行接口到高速串行接口的转变。2013年,固态技术协会(JEDEC)发布了最新的可扩展高速串行接口标准,即JESD204B标准。JESD204B接口是一种高速串行接口,低引脚数使得电路板布局布线容易,单通道数据传输速率最高达12.5 Gbps,具有通道侦测、组帧、编码、加扰、多芯片同步功能。该接口功能复杂,在先进工艺下实现,如何进行设计完成后的性能验证和可靠性测试也至关重要。JESD204B协议按功能层次划分,主要分为传输层、扰码层、数据链路层、物理层。传输层具有组帧功能,负责把采样数据按照一定形式进行组帧映射。扰码层是将组帧后数据进行随机化处理,使数据看起来像“噪声”,方便数据后续的模拟处理。数据链路层有码组同步、初始通道同步、字符插入与替换和8B/10B编码等功能。本文设计的JESD204B发送端接口电路支持4个14位250MSPS ADC采样数据在双通道上传输,且每个通道支持最高12.5Gbps的数据传输速率,单通道每帧数据位宽为32位,以帧为单位进行数据传输,经8B/10B编码得到40位数据。该发送端电路主要包括组帧模块、加扰模块、K码和ILAS码产生器、字符插入与替换模块、8B/10B编码模块。根据协议规范对这些模块进行设计,同时还要设计测试电路模块,分别对组帧模块、加扰模块、8B/10B编码模块的功能进行测试验证。