为了在高速网络环境中改进和优化服务器性能,减轻终端CPU对网络协议的处理负荷,TCP/IP负荷减轻引擎(TOE,TCP/IP Offload Engine)技术应运而生。TOE技术极大地提高网络终端的工作效率,使得带宽资源能够得到充分利用。目前部分协议卸载芯片已经在存储网络和高端服务器中发挥着极为重要的作用。在深入分析IP(Internet Protocol)协议基本原理的基础上采用现场可编程门阵列(FPGA)的设计流程,对IP协议处理器进行了设计。确定了IP协议处理器的体系结构并对系统进行了功能模块划分。按照IP协议的功能将整个系统划分为三大模块,即接口电路模块、发送端模块、接收端模块。在划分功能模块后设计中采用硬件描述语言Verilog HDL对各个模块进行行为级描述。并建立测试平台,通过Model Tech公司的仿真软件ModelSim对协议处理器进行仿真。随后,使用Synplicity公司的综合工具Synplify Pro对行为级的代码进行综合,选用的器件是Xilinx公司的Spartan-ⅡE XC2S300。采用ADL公司的Active HDL6.1对综合后生成的门级代码进行仿真,综合后仿真表明协议处理器功能正确。综合后仿真通过后,采用Xilinx公司的集成软件ISE对协议处理器进行布局布线。布局布线后,将标准延时文件反标注到后仿真模型上,对设计进行布局布线后仿真。并利用ISE中集成的时序分析器和功耗分析器进行分析。结果表明,协议处理器时钟频率可达10MHz,总功耗为128mW。最后,将位流文件通过JTAG接口下载到芯片中。并使用在线逻辑分析仪ChipScope对下载后的器件的功能进行了在线验证。验证结果表明,本文设计的IP协议处理器具备分片、重组、路由等IP协议的基本功能,并能以320Mbit/s的线速度对网络数据进行协议处理。