随着数字存储技术在移动通讯、数据终端、多媒体、及消费类电子等领域得广泛应用,Flash存储器成为SOC中一个重要的角色,并在行业中已经占据了不可替代的地位。然而,随着工艺技术的不断提高,及人们对产品性能的要求越来越高,传统浮栅存储器受到多方面的限制不能满足人们的需求,研发下一代快闪存储器——电荷俘获型存储器（Charge Trapping Memory, CTM）成为一种必然的趋势。由于CTM技术在我国还处于发展初期,对于电荷俘获技术的研究和嵌入式系统的开发具有很高的科学和经济价值。论文根据电荷俘获型存储单元的操作特性及Numonyx₆5nm₃V₂Gbit的数据表,来设计容量为1Gbits的NOR型的存储器的系统架构。重点是设计适合1Gbits CTM存储器的高性能的读取通道,并对灵敏放大器,电荷泵系统的产生和管理,电平切换开关及带隙基准等相关电路进行设计。最后,论文根据SMIC的65nm下的工艺对CTM存储阵列和外围电路进行版图的设计,并提出在布局布线中应该要注意的问题及解决方法。本文基于SMIC的90nm spice model来设计嵌入式CTM存储系统。对于新型结构的灵敏放大器,模拟仿真的结果显示最坏的情况下感应时间只有4.5ns,通常情况下感应时间都是不超过1ns。对于1Gbits大容量的系统该要求具有编程、读取、块擦除以及软编程等功能的同时,系统还需要满足读取时间要求小于100ns,编程时间小于5μs,块擦除时间小于100ms。