随着互连网络应用的普及和多样性,网络数据流量呈现指数级的爆炸性增长,网络路由设备也在飞速地更新发展,基于异构多核结构的网络处理器已经成为核心路由设备的关键芯片。为了解决网络处理器中多个包处理单元对分布式共享的外部存储体的访问效率对包处理效率的影响问题,本文在研究了多核体系结构中多线程包处理单元的处理特点,以及包处理单元对外部存储单元访问等方面问题之后,提出了通过采用异步存储访问机制的方法解决处理器和存储器性能之间的―存储器墙‖问题。首先根据外部访问流程提出了异步存储访问机制,之后给出了访问机制中重要模块的定义和设计:指令的定义、60位命令的定义、信号事件的概念;异步访问指令在5级流水的包处理单元中的执行过程和命令FIFO的设计;多核情况下6个包处理单元和外部单元之间的命令总线仲裁器仲裁策略的设计;数据传输过程,包括SRAM/FBI单元共享SRAM数据总线和SRAM传输寄存器通信的奇,偶周期解决方法;最后总结执行的情况给出了异步存储访问的执行步骤。在定义了指令、命令等格式的基础之上,对访问机制中命令的产生、命令仲裁器、数据传输总线等模块用Verilog硬件描述语言进行了电路的设计实现,并对RTL代码进行了功能仿真的验证,仿真结果说明异步访问机制能够有效工作。最后在SMIC 0.13μm工艺下用Design Compiler对包处理单元进行综合,面积为0.335mm~2,最高工作频率为167MHz。