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流水线ADC(Analog to Digital Conversion,ADC)以其高速度、高精度、低功耗等特性被广泛应用于高分辨率数字图像处理、视频处理以及宽带无线通信等领域。但是,随着集成电路工艺的发展,电源电压持续按比例缩小,运放有限增益、非线性误差、电容失配等非理想因素对流水线型ADC的性能提高带来了极大挑战。运用数字域的校准技术提高ADC的性能成为了近年的研究热点。本文分析了线性和非线性误差对流水线ADC的影响以及目前常用的校准流水线ADC线性和非线性误差的各种方法。针对基于参考ADC的数字后端校准算法中存在的一些缺点,即主信号通路和参考信号通路不同步会造成流水线ADC精度下降,同时主信号通路需要降频会引起流水线ADC设计复杂度上升,本文设计了一个精度比较高的流水线子级代替参考ADC,对流水线ADC的各个子级校准代替对整个ADC本身的校准,较好地解决了主信号通路和参考ADC信号通路不同步的缺点,且该校准系统不需要降频同步。本文在Cadence Spectre设计平台上设计并实现了冗余子级校准系统中开关电路、两相非交叠时钟电路、比较器电路、运算放大器电路、子级ADC电路和MDAC电路等关键模块。在Matlab/Simulink中搭建了16-bit采样频率为10MSPS的流水线ADC模型,仿真结果表明,当输入信号频率为4.7605MHz时,经过校准后,流水线ADC的有效位和无杂散动态范围分别由9.37-bit、59.96d B提高到了校准后的15.32-bit、99.55d B。最后利用Altera公司的Cyclone系列EP4CE22F17C6N器件进行FPGA硬件验证,当输入信号频率为4.7605MHz时,频谱分析表明流水线ADC的有效位和无杂散动态范围分别为12.73-bit和98.62d B,初步验证了基于冗余子级的后端校准算法的可行性。