CMOS频率综合器和锁相环(PLLs)在现代无线通讯系统中的应用越来越广泛。便携式电子通讯系统要求锁相环低相位噪声，低功耗。为了减小由于外部噪声导致的输出相位抖动，需要选择小的环路带宽；而为了加快系统锁定速度，环路带宽又必须取的大。所以一般情况下锁相环在设计的过程中需要在锁定时间和输出相位噪声之间取折衷。 本文以快速锁定频率综合器的设计和实现为目标，以“自上而下”(Top-Down)的设计流程为主线，分别从系统级和电路级设计入手，研究了频率综合器环路参数设计和噪声估计方法，并用TSMC 0.18μm CMOS工艺设计了一个快速锁定频率综合器。 在系统级设计方面，通过闭环三阶s域模型的分析得到系统参数设计流程，并计算出满足系统稳定性的环路参数。由于本文采用的是环形振荡器，噪声性能与LC谐振相比稍差，而系统对VCO的噪声传递函数是高通特性，所以本文在设计时选取了较大的带宽以抑制VCO噪声对系统的贡献。 为了加快系统锁定，首先从理论上得到锁定时间的计算公式，在系统锁定的过程中利用数字电路产生一个触发信号改变环路参数以改变系统带宽，加快系统的锁定；当系统锁定以后再次改变环路参数将带宽调整回到正常值，这样既保证了系统的正常工作又保证了快速锁定。锁定时间控制在1us以内。 在噪声方面，根据计算的环路参数，对环路的各个模块进行噪声建模，其中对电荷泵采用采样噪声等效模型，而对于VCO和分频器采用基于性能指标的参数模型进行建模，得到各个模块的等效噪声。然后根据系统各模块到输出的传输函数将所有噪声等效到输出，得到系统的噪声估计。 在电路设计方面，设计了一个电流大小连续可调的电荷泵电路，并对其静态和动态的不匹配电流进行了仿真验证。对于压控振荡器采用全差分交叉耦合延时单元。与单端环形振荡器相比，本文采用的结构对电源和衬底的噪声抑制能力较强，在输出多相位的同时能够得到更高频率的输出信号。对于高频分频器我们采用目前广泛应用的SCL(source coupling logic)型分频器对VCO的输出进行前级的16分频，然后经过一个缓冲器后输入给后级的数字分频器。数字分频器可以实现分频系数从1～31之间连续可调。 最后采用电源电压1.8V，6层金属的TSMC 0.18um工艺对其中的压控振荡器部分进行了流片测试。输出频率范围为2.3GHz-3GHz，功耗小于30mW。输出频率在2.7GHz时候相位噪声为-109.1dBcHz@600KHz，-114.9dBc/Hz@1MHz。