随着科学技术的迅猛发展,人们不满足于存储器的现状,对存储器提出了更高的要求。在铁电材料进展有限的情况下,为顺应市场需求,本文致力于研发可靠性更高的存储器读写电路。本文首先分析了铁电电容存在的一些可靠性问题,如疲劳失效、保持损失、存储单元MOS管阈值损失等等,得出以下结论:一是该存储器电路设计应尽可能减少存储单元的重复写入;二是该存储器电路设计应该使施加于铁电电容的正向电压时长与反向电压基本一致;三是该存储器电路设计需要尽可能的增大铁电电容的外加电压,比如灵敏放大器和板线驱动器的设计;四是需要设计字线升压电路以消除阈值损失对铁电电容外加电压的影响。在上述结论的指导下,本文完成了字线升压电路的设计,该字线升压电路在同一时间可以驱动8页存储单元,且能够稳定消除阈值损失;本文也完成了灵敏放大器的设计,一个预放大电路可以由256个存储单元共用,且能够及时将位线电压差放大至全摆幅;本文还完成了板线驱动器的设计,该板线驱动器可以由16页存储单元共用,且能够使板线电压快速上升至接近电源VDD水平。在完成了字线升压电路、灵敏放大器和板线驱动器设计的基础上,本文完成了存储单元阵列的设计。由于该存储器没有时钟引脚,因此需要设计时序产生器。本文设计的时序产生器能够准确探测到A16～A2地址的变化,并输出一系列时序信号。利用这些时序信号,本文完成了控制逻辑模块的设计,进而完成了读写电路的设计,该读写电路实现了对存储单元阵列的读写访问（包括页模式访问）。为减少对存储单元的重复写入,本文对写入方案进行了优化,得到了半页写入方案、字节写入方案和比特写入方案。半页写入方案在一次行地址访问中写访问列地址均在同一个半页的情况下较之页写入方案减少了39比特的重复写入,字节写入方案较之半页写入方案则进一步减少了对存储单元的重复写入,比特写入方案则实现了对存储单元的0重复写入。