数字电视标准多样性、下一代数字电视标准以及人们对于高清电视转播的需求,给射频接收机关键模块之一的频率综合器的设计带来了诸多挑战。如何获得宽的频率调谐范围及低的相位噪声性能是频率综合器设计的难点。而在电荷泵型频率综合器中,存在着噪声折叠问题,使其难以获得低的相位噪声性能。本文主要围绕解决噪声折叠问题和提高带内相位噪声性能展开工作,在线性化技术、分频器链的设计等方面提出相应的理论分析及相关解决方法,并通过芯片实现及测试来加以验证。论文回顾了电荷泵型频率综合器的基本结构,介绍了分数分频频率综合器的几个关键性能指标。分析了ΣΔ型分数分频频率综合器的基本结构,确定了ΣΔ调制器的噪声模型。结合∑△调制器量化噪声的模型和频率综合器的噪声模型给出了ΣΔ型分数分频频率综合器噪声模型并分析了调制器量化噪声到环路输出相位噪声的转换过程,重点分析了电路非线性引起的带外量化噪声折叠回带内恶化带内相位噪声的机制。通过对电路非线性以及引起噪声折叠的机制的理论分析,提出了一种线性化的技术,设计了线性鉴频鉴相器(PFD)电路,完全消除了噪声折叠的影响,同时避免恶化参考杂散性能及增加电路设计难度。分析了分频器对于降低相位噪声的作用,设计了分频器链电路,获得了覆盖VHF和UHF波段、低相位噪声的正交本振信号。在前面理论分析及电路设计的基础上,参与设计的频率综合器在TSMC0.18-μm CMOS工艺下实现流片,芯片面积为840μmX970μm,功耗36mW,带内相位噪声为-107dBc/Hz,比起有噪声折叠问题的频率综合器,带内相位噪声有大于10dB/Hz的优化。积分相位误差<0.6。,参考杂散<-74dBc,无任何校正条件下I/Q信号镜像抑制比>45dB,锁定时间<30μs。