硬件开销和功耗是如今通信领域的两大关注热点。锁频环结构(FrequencyLocked Loop)有着较宽的锁频范围、易于数字化等优势，在辅助设计中有着重要应用，其局限性在于锁频环的精度。本文将讨论一种新型的锁频环结构，实现高度的数字化设计与高精度、低功耗的设计需求，以适应于未来的发展应用。本设计中使用了1-bit鉴频器结构，不仅在GHz频段实现了较高精度的锁频环设计，而且避免了ADPLL中高精度TDC(Time-to-Digital Converter)的使用，使得本设计摆脱了先进工艺的束缚，推广了锁频环的应用范围。本文将首先介绍一种全数字锁频环(ADFLL)，包括对其的模型设计、环路结构、电路实现等多方面进行详细阐述。本设计已经在0.18m CMOS工艺下予以芯片验证，在本文中将给出仿真结果和实际测试结果，能够应用于诸如FM-UWB等无线通信领域。此外，本文在此ADFLL的基础上，进一步提出了一种以锁相环实现恒定增益DCO的新型锁频环结构，针对以上ADFLL电路中的不足，提出相应的改进措施，改善噪声特性、提高频率精度等，并能够有效地支持拓频功能的实现，符合SATA等有线通信的要求。