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十进制算术运算是金融、商业和面向用户的计算等计算机应用领域中的需求。包含了十进制算术运算规范的IEEE 754-2008浮点运算标准的制定使得十进制算术运算硬件单元的研究和实现成为国内外关注的热点。论文对硬件实现冗余十进制乘法的部分积产生、部分积压缩和最终积产生三个模块进行了深入的分析与研究。讨论了基于有符号基-10编码系统和BCD-4221/5211的非冗余十进制乘法器的部分积产生电路的原理算法和结构,重点讨论了基于有符号基-10编码系统、余三码和多载十进制数集编码的冗余十进制乘法器的部分积产生电路的原理算法和结构。有符号基-10编码系统可以将被乘数倍数数目减少一半,冗余余三码可以保证在无进位链的条件下产生所有的被乘数倍数,余三码的自补性可以得到负的被乘数倍数。论文对基于有符号基-10编码和冗余余三码的十进制部分积产生电路进行了优化设计。论文提出了基于二进制压缩树、BCD-4221计数器纠错模块和十进制压缩树混合结构的冗余十进制部分积压缩模块。二进制压缩树阵列包括二进制3:2压缩器和二进制4:2压缩器,采用基于BCD-4221编码的计数器纠错模块对二进制压缩过程产生的十进制进位进行计数修正。采用先产生先压缩的原则,对计数的结果和二进制压缩产生的两行部分积进行十进制压缩并对十进制部分积压缩模块进行优化设计,提高了十进制乘法器的性能。最终积产生模块采用条件推测性十进制加法器对最后的两行十进制部分积进行相加得到最终的乘积。论文完成34×34-digit(136×136-bit)冗余十进制乘法器的设计、代码编写、仿真综合等一系列工作。采用Verilog HDL对所有设计进行语言描述,在Modelsim平台上进行功能仿真与验证,在Nangate 45nm CMOS标准工艺库下,通过Design Compiler进行综合得出34×34-digit冗余十进制乘法器的延时与面积数据。实验结果表明,本文设计的34×34-digit冗余十进制乘法器的性能得到有效的改善。