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随着闪存制程工艺的提升、多比特技术的使用和3D堆叠技术的发展,闪存单元存储密度和容量得到提升,但是数据存储可靠性却遭受威胁。为了保证数据存储可靠性,低密度奇偶校验（Low-Density Parity-Check,LDPC）码凭借较高的纠错能力得到广泛应用。尤其随着3D堆叠闪存的普及,LDPC码已成为保证数据存储可靠性的有效技术手段。然而,随着误码率的增加,直接使用传统的LDPC码会增加闪存的读延迟。一方面,因为LDPC软判决译码特性,译码初始阶段需要使用多个采样电平获取软判决似然比信息,增加了采样和传输延迟。另一方面,因为高的译码复杂度,频繁迭代更新软判决似然比信息,增加了译码迭代延迟。如何研究高效的LDPC纠错码算法成为当前的研究热点。针对译码迭代延迟问题,分析闪存存储信道噪声干扰模型,围绕着编程干扰错误为主的应用特征,提出编程干扰错误特征感知的LDPC译码优化算法PEAL,将编程干扰数值相关性特征转化为外部LDPC译码软判决似然比信息,融入译码判决过程,提升译码判决维度和似然信息更新精度,降低译码迭代延迟。仿真结果显示,与传统的标准最小和译码算法相比,当信息长度为2KB和原始比特错误率为11.5?10-3时,LDPC译码循环数量降低69.37%,收敛速度提升2.5倍。围绕着保存错误特征为主的应用,提出保存错误特征感知的协同纠错策略CooECC,将保存错误引起的阈值电压漂移特征和最低有效比特页的译码结果相融合,优化最高有效比特页的初始软判决信息,提升初始软判决信息的精度,降低译码循环数量和迭代延迟。仿真结果显示,与传统的标准最小和译码算法相比,当信息长度分别为2KB和4KB,原始比特错误率为8.0?10-3时,译码迭代延迟分别降低87%和84%。针对数据采样和传输延迟问题,提出原始比特错误率感知的采样电平施加方法。利用3D堆叠浮栅（Floating Gate,FG）型MLC闪存单元阈值电压分布特征引起的原始比特错误率的变化,在相邻的阈值电压分布之间动态施加具有不同数量和区间长度的采样电平,保证LDPC纠错性能的前提下,减少采样电平的使用数量,降低采样和传输延迟,提升闪存存储系统读性能。仿真结果显示,低页和高页的平均读响应延迟降低25.5%和20.4%。提出电荷俘获（Charge Trap,CT）型闪存错误特征感知的软判决译码优化方案。首先基于实际的FPGA测试平台对3D堆叠CT型TLC闪存错误进行测试和数据分析,获取3D堆叠CT型TLC闪存的错误特征,获取纠错编码初始化软判决信息;其次将优化后的软判决信息融入变量节点信息更新过程和译码判决过程,提高译码软判决信息更新精度和译码判决可靠性,降低译码循环数量和提升闪存系统读性能。仿真结果显示,当信息长度为2KB,原始比特错误率为1.8?10-2时,译码循环数量和系统读响应延迟分别降低34.9%和14%。综上所述,闪存错误特征感知的LDPC纠错码优化方法丰富了闪存存储系统纠错码的研究理论,为闪存容量的进一步提升提供有力保障。