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以超深亚微米(VDSM,Very Deep Sub-Micron)工艺和IP(Intellectual Property)核复用技术为支撑的片上系统SoC(System-on-Chip)技术正得到迅速发展。SoC芯片以其功能强、体积小、功耗低和开发周期短等优点而具有巨大的市场需求。但是,SoC芯片的极端复杂性和极高的工作频率以及嵌入式IP核的应用使得对SoC的测试和验证变的非常困难。SoC的测试包含许多方面的内容:可测试性电路设计DFT(Design For Test)方法的研究、故障模型(Fault Model)研究、测试激励检测矢量的自动产生ATPG(Auto Test Pattern Generator)算法研究、测试访问接口Wrapper设计、测试访问机制TAM(Test Access Mechanism)的设计与优化、测试调度(Test Schedule)问题研究、测试激励检测矢量产生及测试响应获取的硬件电路实现方法研究(如BIST-Built-In-Self-Test, LFSR-Linear-Feedback-Shift-Register)以及SoC中IP核间互连总线(Interconnect)的动态故障模型研究等。本文的研究范围主要包括五个部分:如何简化片上系统SoC内部互连总线集总参数模型;如何设计有效的片上系统SoC内部互连总线的故障模型并给出硬件实现;如何设计支持层次式访问的IP核测试访问接口;如何对多频IP核的测试访问接口进行设计并给出优化算法;如何对多层多频SoC的测试访问机制TAM进行设计与优化并同IP核的测试访问接口优化算法以及测试调度的问题进行集成从而使得SoC在一定约束下的测试时间最小。各个部分工作简介如下:随着SoC的工作频率不断提高以及线间距离的不断减小,内部互连线发生串扰的可能性大大的增加了。然而已有估计方法要么计算过于复杂,要么估计误差较大。本文首先在对已有的估计方法进行研究的基础上,提出一种简单有效的新的串扰估计方法。文中对这种估计方法的估计效果和HSpice的仿真结果进行了比较。研究了已有的SoC内部IP核间互连线间的串扰故障激励检测模型,对串扰故障的产生机理、测试矢量集等方面进行了详细的分析,提出了两种更加有效的串扰故障的激励检测模型,给出了理论分析结果,表明了模型的有效性。并通过软件和硬件两种方式来实现该模型,给出了具体的软件实现的流程,分析了软件实现方式的优缺点,同时还给出了硬件实现方式的具体模块的结构,详细分析了测试矢量产生单元、测试响应获取单元以及测试控制单元的逻辑实现和所需的硬件开销。研究了层次式SoC测试访问接口的特殊性并结合已有的研究成果,提出了一种可兼容IEEE 1149.1和P1500两种标准并同时支持层次式集成的测试访问接口设计方案,文中给出了该方案的硬件开销以及控制方式的详细分析。详细研究了多频IP核的测试访问接口设计的已有研究成果并在此基础上提出了新的多频测试访问接口的设计实现方案与优化算法,并结合ITC’02中的标准测试电路对硬件实现时的额外开销进行了分析。详细研究了多层多频SoC的测试访问机制TAM设计与优化问题并在已有的研究成果基础上提出了新的TAM设计方案,结合了以上的关于多频IP测试访问接口算法的研究成果提出了TAM优化算法,同时通过在ITC’02中的标准测试电路中使用该优化算法而得到的测试时间和已有的优化算法进行了对比。