移动互联网与物联网的不断发展使网络中传输的信息量越来越多,提高信息的传输速率可以更快速地获取信息、提高工作效率,而传统的并行通信技术需要同时传输数据信号与时钟信号,随着数据速率的提高,需要大量的传输媒介并且很难减小时钟与数据的传播延时,SerDes作为主流的串行通信技术能够实现数据的高速传输因而取代了传统的并行通信技术。SerDes通常由发送端、传输媒介与接收端组成。时钟数据恢复电路作为接收端的核心电路之一,其主要功能是恢复出时钟,通过恢复的时钟对数据进行采样,从而正确恢复出数据。时钟数据恢复电路所能恢复数据的最高数据速率的限制着SerDes所能传输数据的最高速率。本文通过对时钟数据恢复电路进行分析,设计了一款基于40nmCMOS工艺下的高速低抖动时钟数据恢复电路。首先全面分析了目前已有的CDR电路结构以及其各自的优缺点,鉴于PS/PI型CDR电路具有多通道共享时钟,锁定时间短,相位追踪精度较高,抖动较小的优点,采用基于PS/PI的CDR结构设计一款半速率的高速CDR电路。其次由理论推导可知当PS/PI电路的权重系数为线性编码,插值区间为°时,恢复的时钟相位线性度较好,因此PS/PI电路设计为八相位插值电路,相位调节精度为1.4°。最后采用基于Alexander型bang-bang鉴相器鉴相原理,通过采用适当的鉴相算法设计出适用于高速电路中的鉴相器;采用带电阻反馈的AC耦合结构实现带宽为13MHz到103GHz的高带宽CML到CMOS转换电路,可将恢复的时钟信号变为全摆幅信号;采用模拟电路实现在7GHz采样时钟下灵敏度为60mV高速采样器。使用Virtuoso工具对该时钟数据恢复电路进行仿真验证,该半速率CDR电路所能恢复数据的最高速率为14Gbps,版图后仿结果表明在TT corner下,恢复的时钟抖动为3.73ps,恢复数据的眼图张开0.96UI,锁定时间小于1us,功耗为83.7 mW。