特征尺寸的缩小和集成度的提高使得数字芯片设计复杂度不断提高。在同一芯片集成多个核心成为数字设计的常态。核心数量的提升对互联方案的可扩展性和带宽提出了更高的要求。通信问题成为了众核芯片设计的一大瓶颈。片上网络由于其延展性好,带宽大,很快受到了研究者的广泛关注,成为众核系统中核间互连的主流方案。片上网络主要由两个部件组成,路由器和片上网络接口。片上网络接口作为连接本地节点与片上网络的通道,具有非常重要的作用。随着集成电路工艺的发展,可靠性问题逐渐成为阻碍芯片发展的重要问题。一方面,复杂系统对可靠性的要求不断提高,系统中任何小故障都可能引起整个系统失效。另一方面,粒子碰撞,电磁串扰等物理因素、电迁移,热载流子注入等老化效应在小工艺下对器件可靠性影响不断变大,使得可靠性研究极具意义。本文通过研究片上网络接口的可靠性设计,提出了新容错方案和测试策略,提高设计的可靠性。首先,本文通过研究片上网络接口的基本结构和功能,发现其内部结构中异步FIFO(First-In-First-Out)所占面积超过50%。针对这一特点,提出了折叠式容错方法。该方法可以大大提高异步FIFO的容错能力,从而提高整个片上网络接口的容错能力。由于该容错方法通过改良控制逻辑进行容错,引入的面积开销不大。同时,为了提高故障时的性能,在折叠式容错方法的基础上引入空间冗余技术,使得在该方法容错能力得到提高的同时性能也不会受到太大影响。实验结果表明,针对深度为16的异步FIFO,本文提出的方法可以将容错能力从容忍4个故障提高到容忍11个故障同时,只增加了4.18%的面积。其次,本文在折叠式容错方法的基础上提出了非阻塞式测试策略。通过对存储单元进行分组,让一部分存储单元在测试下仍然可以工作,使得整个片上网络接口可以边工作边测试,不会在测试过程中阻塞。SystemVerilog搭建的验证平台的实验结果表明,该测试策略可以减小测试过程对整个片上系统的性能影响。因此,该设计可以使片上网络接口兼顾可靠性和性能。