进入21世纪,信息的快速发展与全球化给人们带来了方便,但是,随着黑客入侵、木马病毒、网络攻击等方面的威胁使得信息安全也面临着巨大的挑战。政府和个人的信息会遭到窃取和传播,给人们的工作和生活带来了巨大的威胁。因此,在信息化的社会,信息安全受到了前所未有的重视,如何保证数据安全具有极其重要的意义。AES算法是美国提出的加密算法,其安全性、可靠性强,便于对数据的加解密,而且不容易被破解,现如今被业界和政府部门广泛采用。本论文主要研究目的是基于FPGA器件对AES算法进行优化设计,从而完成对数据加密与解密系统的设计。本文主要讨论了AES算法的基本原理、结构,对该算法进行详细的分析和优化。详细的介绍了AES算法实现数据加解密的主要过程,并给出了设计各模块的方法和步骤。提出用Verilog HDL语言来描述该算法的硬件实现,并利用Quartus Ⅱ、Modelsim等开发环境平台对AES算法加以仿真与验证。