现场可编程门阵列（Field Programmable Gate Array,FPGA）自出现以来,依靠其设计周期短、灵活性高等特点,迅速成为集成电路芯片行业的典型代表,一直被使用在通信领域、生物领域、图像视频领域等高速计算应用中。伴随信息时代发展,如今深度学习异构加速、人工智能等热门领域对FPGA的需求量也越来越大。随着半导体工艺和微电子产业发展,FPGA集成规模达到新的高度,嵌入式DSP（Digital Signal Processing）硬核作为数字信号处理主要器件,已经受到越来越高的重视。DSP硬核的速度关乎FPGA芯片性能,因此,提高DSP硬核的性能尤为重要。针对国产FPGA平台对DSP模块的功能与性能需求,本文重点研究了基于FPGA的DSP模块中核心乘法器及其相关的算法模块设计。通过对其内部各模块的设计分析,利用国外相关产品及数据手册,掌握配置数据和电路之间的关系。理解模块设计结构、功能和原理,参考现有嵌入式DSP硬核的整体架构设计,规划模块总体架构。首先进行多种乘法器算法的对比,选择改进的基4booth编码和华莱士树结构用于部分积的产生和压缩,并且对华莱士树结构所需的压缩器进行改进,部分积压缩后形成两组数据。在本设计中将部分积求和电路和加法器电路合二为一,设计出三输入加法器即可满足需求,使用进位选择加法器和超前进位加法器混合结构。利用多路选择结构结合三输入加法器使DSP模块完成乘加、累加、级联等功能。本文创新点是完成有符号数和无符号数的统一,对符号阵列进行了简化运算,减少了使用压缩器的个数。部分积压缩电路中使用的压缩器电路采用对称结构,这种结构减少了信号的歪斜（skew）,产生的信号不需要再次同步。增加电路的稳定性,对从电路结构优化时序有积极的作用。分析6-3压缩器和7-3压缩器特点,对电路进行简化。基于设计频率需求和加法器位宽限制设计方案确定乘法器为25 bit×18 bit。设计过程中搭建了功能验证平台,对DSP模块功能进行初步验证。模块设计完成后,为了进一步确保设计的正确性进行了覆盖率仿真,采用System Verilog验证语言搭建了UVM（Universal Verification Methodology）验证平台,对模块进行覆盖率仿真,覆盖率达到97.27%。使用模拟仿真的方式对参数进行仿真,选取最长延时路径测试电路的最高频率。最终完成流片和对实片的测试。