随着集成电路产业的快速发展,芯片的工艺特征尺寸迅速缩小至纳米级别,纳米工艺芯片的功能变得更加强大。同时也带来了很多新的挑战,例如多模式多端角加大了时序收敛的复杂度、串扰对时序的影响以及天线效应问题等等。这也是本论文研究的工作重点。本论文介绍了使用Synopsys公司的系列工具对一款基于三星28nm工艺的八十多万门级的USB模块进行综合及物理设计,同时介绍了使用Calibre工具对一款基于同样工艺的二十五万门级的demo00模块进行物理验证。主要对Onepiece3系统、逻辑综合、设计约束、设计输入、布图规划、单元布局、时钟树综合、布线、时序分析与收敛及物理验证进行了详细介绍。本文介绍了芯片模块级的逻辑综合和物理设计常遇到的一些问题,包括时序违例修复、布局布线拥塞、天线效应、串扰、功耗问题等,并给出了一些合理的解决方法;同时也介绍了芯片模块级的物理验证常遇到的一些问题,主要是LVS的一些问题,并给出了合理的解决方法。本文也介绍了使用Tcl脚本高效率地自动化地解决有规律的重复性的问题,以减小迭代麻烦,节省设计时间。