作为各种航天器电子系统的核心,抗辐射集成电路已经成为支撑航天器的关键技术。国内外航天事业的飞速发展使得航天器对其核心器件和电路提出了更高的性能要求和抗辐射指标需求。传统的微米级制造工艺已不能满足航天应用的需求,基于纳米级的工艺节点设计制造的电路成为目前国内外高处理能力的抗辐射集成电路的主流。伴随着工艺节点的缩减,电路节点电容降低、供电电压减小、电路运行速度提高,这些都增加了集成电路(IC)对单粒子瞬态(SET)的敏感性。SET已经成为了现代高频集成电路抗辐射加固的瓶颈问题之一。作为分布最广、运行频率最高的信号,时钟信号在集成电路中占有着举足轻重的地位。如果该信号受到辐射粒子的轰击而发生改变的话,整个电路系统都将可能出现异常,甚至是失效。而作为时钟信号的载体,随着工艺尺寸的不断缩减,时钟分布网络(CDN)对SET的敏感性也在不断增强。进入深亚微米工艺后,CDN对芯片级软错误率(SER)的影响已经非常显著,尤其是在纳米工艺下,如果对CDN上的SET及其导致的翻转不采取消除措施的话,有可能会主导整个芯片的SER。本文主要针对65纳米CMOS集成电路,对CDN SET敏感性的分析、评估、测量以及CDN加固技术进行了深入的研究。主要取得如下几个方面的研究成果:(1)提出了一种动态的可对任意结构的CDN进行SET敏感性分析与评估的方法(DDC-SAEM)。该方法可以对处于实际工作状态下的IC进行CDN SET敏感性的评估,评估过程中SET脉冲的注入位置遍历CDN上所有节点,SET脉冲注入时间随机,注入的SET脉冲的宽度在一定范围内随机。因此,该评估方法可以更加真实、准确地反映宇航用集成电路在受到辐射粒子轰击之后的工作状态,从而使得评估结果更加准确,有效避免了传统评估方法评估结果过于悲观的现状。(2)量化研究了时序器件类型对CDN SET敏感性的影响。时序器件类型不同,其触发方式会有所不同,时钟信号上相同的SET是否会引发其产生错误的数据锁存以及错误锁存持续的时间也会有所不同——即时序器件的类型会对CDN的SET敏感性产生影响。本文量化地对比了目前最常用的两类时序单元D触发器(DFF)和D锁存器(D-Latch)对CDN SET敏感性的影响。仿真和重离子试验结果表明:相比于基于D-Latch的设计,基于DFF设计的电路更容易受到CDN上SET的影响以致产生错误的数据锁存。(3)量化研究了时钟频率对CDN SET敏感性的影响。随着电路时钟频率的不断提高,CDN受到辐射粒子轰击之后所产生的SET脉冲的宽度与时钟信号宽度之间的差别越来越小,CDN叶节点上捕获到有效SET脉冲并引发其后续时序单元产生错误锁存的概率也会随之增加。本文在1 MHz–3 GHz的范围内量化地研究了基于DFF的设计中时钟频率对CDN SET敏感性的影响。大量的等量脉冲注入条件下的仿真结果表明:随着时钟频率的提高,时钟分布网络上的SET引发电路中的时序单元产生错误锁存的概率显著增加。(4)提出了一种测量IC中各节点的相对SET或单粒子翻转(SEU)敏感性的片上测量电路(OC-RSTC)。该电路首次实现了IC中各节点相对SET或SEU敏感性的测量;同时,该测试电路可以在被测电路实际工作情况下对其进行相对敏感性的测量,很好地保证了测量结果的真实性和准确性。根据测得的各个节点的相对SET或SEU敏感性信息,并结合电路不同部分的功能以及所要满足的抗辐射指标等因素,设计人员可以更加有针对性地对敏感性较高的节点所在的路径进行加固,从而在较低面积、功耗、性能开销的基础上实现IC的高可靠性。(5)提出了一种新型的对CDN进行抗辐射加固的技术(DIDO-HTCDN)。该加固技术对CDN中的时钟反相器(缓冲器)进行了重新设计,通过消除CDN上SET的传播来提高CDN的抗辐射能力。采用该技术,我们在65nm工艺下实现了一个示例电路的加固CDN的设计;作为对照,同时实现了该示例电路的未加固CDN的设计。仿真和重离子试验结果均表明:相比于未加固的CDN,采用该技术加固之后的CDN的抗辐射性能得到了很大的提升;同时,面积、性能和功耗开销较小。该加固技术易于实现,且适用于不同拓扑结构CDN的抗SET加固。论文最后总结了全文所做的主要研究工作,阐述了各项工作所取得的主要结论和成果,并指出了其对高可靠集成电路设计的理论指导意义和实践应用价值。同时,对本文的未尽工作即未来研究中需要进一步完善和深化的相关研究进行了展望。