随着电子通信的不断发展,人们对信号发生器的性能和指标需求越来越高。信号发生器被广泛应用于电子通信、仪表放大、雷达信号等领域。与传统的信号发生器相比,现代化的电子技术对信号发生器性能和其他各个方面的要求不断提高。直接数字频率合成技术(DDS)是一种新型的频率合成技术,该技术的特点是产生频率精度高,转换速率快、相位变化连续。本文在此背景下,对DDS信号源进行设计和研究。整个系统是围绕可编程逻辑门阵列FPGA为硬件核心平台,在其内部嵌入NIOS Ⅱ处理器,组成了可编程片上系统(SOPC),通过上位机QT软件或TFT彩屏的参数设置,来产生高精度信号(正弦波、方波、三角波),基带调制信号和正交信号,满足设计的要求。本文给出了整个系统的硬件设计、软件设计以及优化设计,着重描述和分析了基于SOPC信号发生器中的DDS产生原理、滤波器设计和DDS的优化设计。经过实验室的仿真、测试、调试和改进,设计完成的DDS信号发生器可以产生多种基本波形以及数字基带调制信号(ASK、FSK、PSK、QAM)和正交信号,波形从1Hz-1OMHz连续可调,并且产生的波形频率分辨率为0.03Hz,相位分辨率为0.1°,杂散为-60dBc。本文的设计主要包括以下内容:系统的硬件设计。包括DDS的模块、基带信号调制模块、DAC模块、低通滤波模块、程控放大模块、PS2键盘模块以及TFT彩屏模块。系统的软件设计。包括FPGA的Verilog HDL的逻辑编写、NIOS Ⅱ 32位处理器的C语言软件编程和QT C++上位机UI界面的编写。通过Verilog语言实现硬件系统的逻辑,上位机串口控制波形、频率、相位的变换。系统的优化设计。主要是对DDS的杂散进行优化,包括分析杂散的成因:相位截断误差、幅度量化误差以及DAC非理想产生的影响,针对相位截断误差对杂散的影响,应用波形对称法、抖动注入法、多项式插值法这三种抑制杂散的方案,通过Matlab仿真比较了这几种方案对抑制杂散的效果,最后在系统中进行了优化实现。