锁相环广泛应用于集成电路领域的时钟发生器和时钟同步器。随着数字系统频率的不断提高，时钟周期越来越短，时钟的抖动对时序的影响越来越严重。因此，对锁相环所产生时钟信号的抖动性能提出了更高的要求。多相位锁相环精准的相位关系在SerDes等领域备受关注。本文的主要工作是围绕多相位锁相环的低抖动特性研究而展开，基于40nmCMOS工艺实现了一款多相位低抖动的锁相环。本文的研究工作和创新之处主要包括：（1）从多相位锁相环的基本原理出发建立数学模型，并从自动控制原理的角度考虑环路参数的选取，分析环路的稳定性、动态性能以及多相位锁相环的非理想性，进一步讨论了环路参数选取需要折衷的因素。（2）从外部噪声和内部噪声两方面研究了抖动的来源以及优化策略。为了优化外部噪声中偏置电压和电源电压的变化对锁相环抖动的影响，提出了基于带隙基准源的抖动优化技术。采用电阻补偿、电流补偿等一系列技术，设计了一款温度系数为0.6ppm/℃的带隙基准源。（3）详细介绍了多相位低抖动锁相环的设计。通过深入研究压控振荡器的工作机理，基于分支反馈技术设计了一款结构新颖的多相位压控振荡器，可提供16个相位输出，相邻的相位之间的相位差为22.5°；通过对电荷泵原理的研究，采用一种新颖的差分结构消除电荷共享等非理想性，减小了锁相环的抖动；结合鉴频器对控制电压进行预充放电，提出了一种锁相环的加速锁定技术，增大了锁相环失锁后的捕获范围，并提高了锁定的速度；通过对锁相环锁定状态的研究，提出了一种256周期无滑步的检测技术，该技术能准确地检测锁相环是否进入锁定状态。（4）研究了数模混合集成电路的版图设计技术。结合锁相环的版图实现过程，讨论了数模混合版图设计需要考虑的因素。通过锁相环版图的寄生参数提取和仿真，在典型情况下，输出频率为1GHz时，抖动的峰峰值为2.22ps，均方根值为0.351ps。