随着万物互联时代的到来,各个领域内的数据量爆炸式增长。深度学习算法能够帮助各个领域的人员从海量数据中挖掘出用户的需求,提取有价值的信息。随着深度学习算法的不断更新,深度学习的应用在各个场景中的准确度越来越高。但这也增加了神经网络计算的数据量和复杂度。速度瓶颈、功耗问题以及对大规模计算平台的依赖已经成为了深度学习应用发展不可忽视的阻碍。针对以上问题,围绕主流的深度学习芯片发展趋势,以现阶段应用范围最为广泛的卷积神经CNN网络为核心,对CNN网络中的卷积层、池化层、批量归一化层、激活函数层、全连接层的内部计算原理进行研究学习,发现大多数算术运算都可以聚合为向量运算,而且经常需要对这些排列整齐的数据进行密集的、连续的和可变长度的访问。以此为出发点,利用神经网络运算中潜在的数据级并行性和数据局部性的计算特点,选择对现阶段应用效果最好的卷积神经网络算法进行ASIC硬件实现。在本文中设计了向量处理IP核ME,它是深度学习加速器中计算单元的一部分,用来完成除卷积运算外其它向量运算功能。在本文中还定义了向量处理IP核ME模块的指令集,并根据需要完成的功能把ME模块划分为访存控制模块MD和计算控制模块MC。然后用Verilog HDL硬件描述语言依次设计了 MD和MC及其子模块,完成了各种功能。在完成了 VCS仿真验证、DC逻辑综合的基础上,与其它IP核进行整合,共同完成了深度学习加速器。最后用Xilinx公司的Virtex-72000T型号的FPGA对深度学习加速器进行板级验证,并采用SRVGG网络对图像进行增强处理,结果表明加速器快速且正确地实现了图像2K到4K的转变,从而验证了向量处理IP核ME设计的正确性。