随着嵌入式芯片性能的不断提高，嵌入式芯片的功耗问题逐渐成为设计者的关注焦点，几乎所有嵌入式芯片均采用了动态功耗管理技术。动态功耗管理技术根据工作负载控制嵌入式芯片进入不同的工作模式。工作负载重时，芯片全速工作。工作负载轻时，芯片降频工作甚至关闭某些模块。具有快速锁定功能的锁相环能够缩短嵌入式芯片转换模式所需的等待时间。因此，本文提出了一种快速锁定数控锁相环(FLPLL)。　　 本文的工作包括：1)提出了FLPLL电路结构，该电路可在极短时间内达到快速锁定。2)提出了一种适用于FLPLL的鉴频/分频器。该鉴频/分频器在控制信号的控制下可完成鉴频或者分频功能。3)提出了基于FLPLL，的前馈补偿算法。该算法根据鉴频/分频器输出的两个鉴频值预测锁定时的控制字，用于迅速减少参考时钟与反馈时钟之间的频率差。4)提出了基于FLPLL，的动态带宽调整算法。该算法基于数控锁相环三次相位差调整带宽，减少了带宽错误调整的几率，进而加快锁定速度。5)提出了基于FLPLL的零相位启动技术。FLPLL，进入相位捕获时，FLPLL启动该技术清除参考时钟与反馈时钟之间的初始相位差，以保持FLPLL输出频率的稳定性。　　 本文设计的数控锁相环采用CSM0．18μm CMOS工艺实现，整个芯片的面积为700μm×800μm。实测结果表明，锁相环的频率捕获范围为360MHz～630MHz。当锁相环输出500MHz高频时钟时，时钟峰峰值抖动为92ps，均方根抖动为18．8ps，锁相环相应的功耗为33．3mW。此外，在整个频率捕获范围内，数控锁相环的最大锁定时间为400ns(4个参考时钟周期)。因此，该数控锁相环能够有效缩短嵌入式芯片转换模式所需的等待时间。