对于流水线型A/D转换器而言,时钟稳定电路是一个关键的模块电路。时钟信号占空比偏离50%一定范围会给信噪比等动态性能带来严重的影响,随着系统输入信号频率的升高,时钟信号的占空比和抖动性能对A/D转换器的信噪比、有效位数以及无杂波动态范围的影响也越来越可观,故时钟稳定电路在此类系统中有着广泛的应用。延迟锁相环DLL由于其具有输入输出相位同步、能产生等相位间隔多相时钟信号的特点,其在时钟占空比稳定电路中的应用相当广泛。本文首先介绍了模拟锁相环基本原理,设计了一种基于延迟锁相环的时钟占空比稳定电路结构。分析了时钟占空比稳定对A/D转换器性能的影响,研究了时钟信号的抖动参数对A/D转换器的实际可达信噪比和有效位数的制约,得到了在给定信噪比条件下,最大时钟抖动的计算公式,为时钟稳定电路确定抖动性能参数提供了依据。本文基于ASMC0.35μm 3.3/5.0V BiCMOS工艺设计了时钟稳定电路中涉及的各模块电路,其中包括高速时钟缓冲电路的分析设计、鉴相器、电荷泵、环路滤波器、压控延迟线以及多相非重叠时钟产生电路的分析设计。在此基础上对各模块电路利用Cadence Spectre进行仿真验证,并对整体电路进行功能仿真验证以及参数测试。仿真结果表明该时钟稳定电路基于延迟锁相环结构,能产生多相不重叠时钟,输入时钟频率100MHz和125MHz时钟占空比可调节范围达到10%~90%,调节精度优于50% 5%,锁定时间小于1μs,性能达到设计要求。