随着电池供电设备的广泛应用和集成电路工艺尺寸不断减小,降低电源电压成为了降低功耗的有效途径。低电压也带来了新的问题,漏电功耗在总功耗中比重越来越大,同时降低了数字电路的可靠性,漏电功耗成为低电压数字电路设计的一大挑战。本文从对漏电功耗产生机理出发,介绍了降低漏电功耗的相关技术。基于强反型区的传统单元结构在近阈值下性能显著恶化,难以兼顾低漏电和高性能,论文对数字逻辑单元进行了漏电优化。在组合逻辑的设计方面,采用了更适合低电压工作的超截止CMOS技术,通过晶体管堆叠效应降低了单元电路中的漏电流。对于时序逻辑单元的设计,则采用新型的电路结构,通过自适应超截止的设计,在无需额外控制电路和充电泵的条件下,达到了漏电功耗降低的目标。本文完成了单元版图的设计,并建立了标准单元库。本文基于GF0.18μm的工艺下完成了低漏电标准单元库的设计和验证,主要验证指标为漏电功耗和延时。以RTC电路作为验证案例,仿真结果表明,相比于原单元库,采用优化后的单元库设计整体漏电功耗降幅达13.4%,动态功耗下降3.0%,总功耗下降6.2%。