随着集成技术与互连技术的快速发展,芯片内部、芯片之间以及电路板间相互通信时的数据速率都有大幅度的提高。数据速率的提高导致数字信号的上升沿和下降沿时间不断缩短、脉宽变窄和周期减小,从而使数字信号在传输过程中出现毛刺、扭曲和扩展等畸变现象。为实现数字信号在片内、板内和板间的高速传输,必须解决这些畸变,这就是大家通常所说的信号完整性。在采用差分信号来传输高速数字信号时,可大大降低共模噪声。低电压差分信号(Low Voltage Differential Signaling-LVDS)采用恒电流源差分驱动,不但可极大抑止共模噪声,同时还能降低功耗。本课题的主要任务是设计并实现高速数字信号在板内和板间传输的实验验证系统。本文首先介绍了高速数字电路板设计中几种典型的信号完整性问题,接着介绍了LVDS的一些重要特性,然后着重介绍了实验系统中每一功能模块的原理、设计和实现,最后给出了板内和板间通信时眼图测试和比特误码率测试的结果。结果表明所设计的高速数字电路实验验证系统达到了预期的设计指标。