随着物联网的迅猛发展,大量嵌入式设备被广泛应用,设备的信息安全比以往更加重要。嵌入式设备由于轻量化、有限资源等特点,限制了传统密码学算法的应用。物理不可克隆函数（Physical Unclonable Functions,PUFs）因其可抵抗物理攻击且具有轻量级等优点,得到了广泛研究。PUFs可应用于密钥提取、身份识别、安全认证等用途保障硬件安全。强PUFs具有指数级的激励响应对,可应用于轻量级认证。现有强PUFs面临机器学习的建模攻击,机器学习利用少量激励响应对就可以训练得到高预测精度的强PUFs模型,攻克强PUFs的安全保护。本文研究发现,虽然现有的一些仲裁器物理不可克隆函数（Arbiter Physical Unclonable Function,APUF）通过改进结构的抗攻击方案,提高了抗攻击能力,但是也损失了可靠性。因此,在现有方案研究的基础上,本文提出了一种Racing APUF结构以及基于现场可编程门阵列（Field Programmable Gate Array,FPGA）的实现方案。该结构是一种多通道最大（最小）延时子链多级级联改进结构,并且具有多种扩展结构。基于与、或门的最大、最小延时操作,一方面引入了非线性,另一方面引入了更多的模型参数,增强了抗建模攻击能力。Racing APUF不仅提高了APUF抗建模攻击的能力,而且具有与传统APUF接近的可靠性。本文通过软件模拟与FPGA实现这两种方式,评估了Racing APUF的性能。基于延时差异的概率分布的统计学分析验证,每条路径上最大延时子链与最小延时子链数目相等时,Racing APUF具有与传统APUF相当的可靠性。软件模拟的数据分析表明,Racing APUF及其扩展结构可以显著提高抗建模攻击能力,4通道扩展结构已能将进化策略算法攻击的预测成功率降低到75%以下。本文在FPGA上实现了5种Racing APUF扩展结构,并评估了其可靠性、随机性、唯一性以及抗建模攻击能力。实验结果表明,实现的4通道2级Racing APUF是5种结构中性能最佳的结构,具有49.37%的随机性、94.737%的可靠性、50.31%的唯一性,在进化策略建模攻击下的预测成功率仅为75.6%。4通道2级Racing APUF可靠性与传统APUF的可靠性接近,唯一性接近理想值,抗攻击能力有一定提高。本文提出的Racing APUF在具有合理可靠性的基础上提高了抗攻击能力,可以应用于设备轻量化、有限资源的APUF等强PUFs的认证系统中。