论文部分内容阅读
晶体管制造技术水准的不断精进,使其尺寸不断缩小,集成电路的性能表现得到巨大改善,制作成本也随之大幅度降低,但同时也使得晶体管的物理缺陷被放大,由此引发的集成电路的可靠性问题变得非常严重。当晶体管的制造技术水准达到45纳米时,由负偏置温度不稳定性(Negative Bias Temperature Instability,NBTI)效应引发的电路性能退化,成为电路设计者主要关注的可靠性问题。文中对于如何缓解NBTI效应引发的集成电路可靠性问题进行研究,具体相关工作如下:首先,叙述了半导体行业近几十年的飞速发展和集成电路老化的相关背景以及引起集成电路老化的主要因素,并从纳米级别的制造工艺水平下分析NBTI效应导致电路老化的原因。其次,详细介绍了三种经典的预测NBTI效应导致电路老化的模型:静态NBTI效应预测模型,动态NBTI效应预测模型和长期NBTI效应预测模型,并根据基于反应-扩散机制的静态NBTI效应和动态NBTI效应预测模型,比较已有的缓解NBTI效应导致电路老化的经典方案以及每个经典方案的优缺点。再次,经典的门替换(gate replacement,GR)结合输入向量控制(input vector control,IVC)方法缓解电路老化时,都是对关键门(容易老化且对整个电路时延变化影响很大的逻辑门)先使用IVC方法,然后对IVC方法无法缓解的关键门使用GR方法。虽然此类方法能够减小面积开销,但是忽略了 GR方法会改变关键门的输出,使得之前经过IVC方法得到缓解的关键门重新处于受压状态,导致对电路的优化效果不理想。针对这一问题,本文提出对关键门先判断是否具有GR可防护性(能否使用门替换方法进行防护),对具有GR可防护性的关键门先进行门替换,再对不具有GR可防护性的关键门使用IVC方法,不仅能避免两个方法相互干扰,还能提高IVC方法对大型电路的防护效果。最后,本文使用ISCAS85基准电路与经典方法进行实验对比,实验数据表明本文方法对电路的平均时延改善率为45.85%,比经典方法提高了 20.24%,面积开销相比其增加了 1.9%,牺牲了很小的面积开销获得了更好的优化效果。图[32]表[9]参[52]