本课题实现了可变采样率（最高为500MSPS）的实时采样，由数字信号处理器（DSP）完成数字信号处理，再通过ISA总线将处理后的数据送往上位主控机显示。与传统的中、低速数据采集系统相比，超高速数据采集系统有很大的不同。首先，对于采样率高到一定程度的系统，很难用软件和常规的微机接口对采样、转换过程进行控制，因为一般的CPU很难有足够高的运行速度。其次，本课题还要求采样率可变。在高速时钟和低速时钟的情况下，系统有不同的时序要求，这就决定了时序电路的复杂性。在这种情况下，通常只能用硬件实现转换过程的控制和采样数据的同步，仔细设计时序电路，同时必须采用高速存储芯片对数据进行存储和高速的数字信号处理器（DSP）完成数字信号的实时处理。本文详细叙述了其完整的设计过程。包括方案比较，关键芯片的选择，SBSRAM芯片的特殊使用办法，以DSP芯片为核心的电路设计，所使用的DSP芯片为TI公司刚推出的新一代低功耗芯片（TMS320VC5510）。为实验带通采样理论在数字示波器中的应用，需提供高质量的多种时钟，由此产生的可变频率主振源设计。为提高系统的稳定性，减少PCB板面积，降低功耗，应用FPGA,CPLD器件将各种控制逻辑集成在一块芯片上。由于采用了多款低压芯片，系统使用了LDO的电压变换芯片。在理论设计上完善的系统，在实现时可能达不到理论设计的要求。通常这是因为设计时没有充分考虑到实际存在的各种干扰对电路的影响，没有处理好地线排布、电源去耦、信号传输线的反射等实际问题。除此之外，还必须考虑到本设备对其它电子设备的影响。这些问题涉及到EMC(电磁兼容性)设计和高速PCB板设计。在高速数字系统的设计中，上述问题尤为突出，有必要专门研究高速数字系统的抗干扰设计技术。