随着工艺尺寸的不断减小,VLSI芯片的性能也在不断提高,同时给VLSI芯片的测试带来了诸多挑战。目前,在纳米工艺下,自测试是解决VLSI芯片测试的研究热点,自测试的研究为VLSI芯片的可靠性提供了一种有力保障。本论文针对VLSI芯片可靠性技术中存在的老化度量不精确、单粒子效应容错开销大、测试数据庞大难以压缩等若干关键技术进行研究,并提出了相应的解决方法。具体内容和主要创新点如下:(1)针对目前VLSI芯片老化度量难以精确的问题,提出一种基于特征捕获的老化精确度量BIST方案。数字电路老化是影响芯片可靠性的关键因素。目前,在己有的老化度量方法中,国内外学者主要采用植入预兆单元的方式度量老化,即将预兆单元植入被测电路,并捕获参照电路的工作时延或频率,以此判断被测电路的老化程度。这类方法其缺点是无法提供准确的老化度量指标,对芯片的老化预测和防护过程都是根据最坏情况或工作经验操作。这种非精度的防护过程可能对被测电路无法达到最佳的防护效果,有时会起反作用,因此,对数字电路老化过程的准确度量是提高VLSI芯片可靠性的关键。在该问题的研究中,本论文选用具有一定优越性的BIST结构,并利用芯片中的部分BIST电路结合少量的外加电路来构成老化特征捕获电路,进行在线测试电路的老化情况,这样,既节省了开销又增加了逻辑电路的可靠性。(2)针对单粒子效应容错开销大的问题,提出一种重构共享的锁存器容错加固方案。随着电路集成度的不断提高,在纳米工艺下电路可靠性问题成为首要研究热点。而在某些特定环境下如空间辐射环境等,高能粒子撞击成为对芯片可靠性影响的主要因素,因此,将考虑单粒子或多粒子效应成为抗辐照研究的重点。单粒子或多粒子效应的容错方案主要是从器件级和电路结构级两个方面进行。目前,器件级的抗单粒子或多粒子辐射加固方法主要是从工艺和版图方面着手。电路结构级抗单粒子辐射效应的加固方法主要有:冗余加固,双互锁加固(DICE),RC滤波加固,Muller-c单元加固等,其中冗余为最常用方式。而冗余加固会增加很多面积、延时、功耗等开销。针对锁存器电路级冗余加固方案中存在着开销过大的问题进行研究,本论文采用重构共享冗余的策略进行设计。在该方案中,应用多个同类待加固锁存器共享冗余结构,以达到面积、延时、功耗等开销的降低。实验结果表明该方案具有一定理论价值和应用价值。(3)针对VLSI芯片BIST测试中数据量庞大,占用资源过多、可靠性降低的问题,提出了一种有效变种的测试压缩方案。随着IC规模的增大,其特征尺寸不断减小,尤其是SOC、3D、NOC的出现,导致测试数据量过大,而ATE资源有限,内建自测试(BIST)便成为学者们的研究热点。对于BIST测试数据压缩,研究者们开发了许多强有力的自测试方法。例如:伪随机测试,其结构简单,硬件成本低,但故障覆盖率不够理想。为了解决故障覆盖率不理想且测试时间不合理的问题,一般应用混合BIST模式,该方案针对测试集的特征,即含义大量无关位,采用LFSR加载测试向量,但LFSR长度较长,硬件开销较大。旨在保证故障覆盖率和合理测试时间的前提下,本论文提出一种合理的BIST测试数据压缩方案,即一种变种的有效测试压缩方案。该方案对原始测试进行变种,使之成为一个全新的集合,此集合中数据含更多的“0”,从而保证压缩率得到提高。